README.md

verilog-lib

Библиотека базовых элементов для проектирования ПЛИС

Список модулей

  • abs - вычисление модуля(абсолютного значения) сигнала
  • adf5355 - модуль для работы с одноименным генератором сигналов
  • cic - CIC-фильтр
  • clocker - генерация тактового сигнала с указанной частотой
  • cordic - алгоритм CORDIC, генераторы сигнала
  • counter - счетчик
  • dconv - перенос частоты входного сигнала вниз (понижающий смеситель)
  • diff - дифференциатор (ФВЧ)
  • drate - децимация сигнала с фильтрацией
  • edger - обнаружение фронта/спада сигнала
  • empty - пустой проект
  • fir - КИХ-фильтр
  • fixed_point_math - базовые математические операторы для чисел с фиксированной точкой
  • iir - БИХ-фильтр
  • intgr - интегратор (ФНЧ)
  • median - медианна
  • mixer - смеситель
  • mult_norm - умножение двух сигналов
  • peak - поиск максимального значения сигнала за указанный период времени
  • pulse - формирование одиночного импульса раз в несколько тактов
  • pwm - широтно-импульсная модуляция
  • ram - RAM-память
  • random - генератор псевдослучайных чисел, генератор псевдослучайной двоичной последовательности
  • reset - сброс с задержкой
  • sin_lut - набор табличных синусов
  • sort - сортировка
  • spi - интерейс SPI
  • synch - синхронизация данных
  • timer - таймер
  • trig_schmitt - триггер Шмитта
  • urate - интерполяция сигнала с фильтрацией

Структура проектов

Каждый проект состоит из типичного набора файлов, выполняющих определенную функцию.

  • *.v - основной модуль
  • testbench.v - модуль отладки
  • makefile - файл конфигурации компилятора iverilog (подключаемые файлы/библиотеки и пр.)
  • script.tcl - файл настройки отображаемых сигналов в GTKWave
  • make.bat - скрипт запуска компиляции, симуляции и просмотра сигналов
  • show.bat - скрипт просмотра сигналов (без компиляции и симуляции)

Необходимое ПО

  • icarus verilog - компилятор verilog
  • GTKWave - просмотрщик сигналов
  • Visual Studio Code - редактор файлов
  • плагин PowerShell для Visual Studio Code
  • плагин Verilog-HDL/SystemVerilog/Bluespec SystemVerilog для Visual Studio Code

Инструкция

  • открыть необходимый проект(папку) в редакторе Visual Studio Code
  • запусить в терминале файл make.bat (горячая клавиша Ctrl+Shift+B или команда “./make.bat”)
Описание

Library of basic elements for FPGA design

Конвейеры
0 успешных
0 с ошибкой