README.md

---

Пример формальной проверки

Описание проекта смотри в статье “К формальной проверке” на fpga-systems.ru.

Собрать модуль

iverilog sum_n.v sum_n_tb.v

Выполнить симуляцию

vvp a.out

Посмотреть эпюры

gtkwave out.vcd -a sum_n.gtlw

Выполнить формальную проверку

sby -f sum.sby